半導体業界関係者によると、ファウンドリー最大手、台湾積体電路製造（TSMC）は、韓国の半導体大手のSKハイニックスから、AI（人工知能）サーバーに搭載する次世代の超高速DRAM、第6世代高帯域幅メモリー（HBM）、HBM4のベースダイの大口受注を獲得したようだ。早ければ2025年に、TSMC傘下の特定用途向けIC（ASIC）設計会社の創意電子（グローバル・ユニチップ、GUC）が設計し、TSMCが5ナノメートル、12ナノ製造プロセスで製造し、先進封止（パッケージング）技術、チップ・オン・ウエハー・オン・サブストレート（CoWoS、コワース）で封止を行うとみられる。TSMCにとって、グラフィックスプロセッサー（GPU）大手の米エヌビディア、アドバンスト・マイクロ・デバイセズ（AMD）に続く、AI半導体の大口顧客となる。24日付経済日報が報じた。

　SKハイニックスは今年4月に、TSMCと、HBM4の開発で協力覚書（MOU）を締結したと発表していた。これまでは自社でHBMを生産していた。

　AI需要の高まりで、ハイパフォーマンス・コンピューティング（高性能計算、HPC）用チップのほか、SKハイニックス、サムスン電子、米マイクロン・テクノロジーのHBMも増産しているものの供給不足となっている。現行のHBM3やHBM3eでは、来年3ナノで生産するAI半導体の処理速度に対応できないため、メモリー大手3社は次世代のHBM4の開発に取り組んでいる。25年末の量産、26年の出荷拡大が目標だ。

ハイブリッド接合は次世代か

　SKハイニックスのHBM4のベースダイは、TSMC傘下のGUCが設計するようだ。早ければ来年にも、ベースダイの設計がテープアウト（設計完了）する予定だ。性能と消費電力の違いに応じて、TSMCの5ナノか12ナノを採用するようだ。

　業界では、HBM4は、底面にロジックICを配置し、DRAMを16層重ねるスタック構造になると予想されている。

　半導体技術の標準化を行う機関、半導体技術協会（JEDEC）は、HBM4の厚さを775マイクロメートルまでに緩和するようだ。HBM4では、これまで必要とみられていた先進封止のハイブリッドボンディング（ハイブリッド接合）技術はまだ採用されず、次世代のHBMで採用するようだ。

　TSMCは現在、HPCチップで使用するCoWoS生産能力の90％を占めている。

　HBM4以降は、ベースダイをさらに縮小してトランジスタの容量を拡大する必要がある。SKハイニックスに続き、マイクロンもGUCとTSMCにベースダイを発注すると予想されている。

　このほか、証券会社によれば、GUCは、マイクロソフト（MS）やグーグルのカスタマイズ中央演算処理装置（CPU）を受注したようだ。TSMCの3ナノで製造するとみられる。

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