４日付経済日報によると、ハイエンド・パッケージング・テスティング（封止・検査）分野における台湾積体電路製造（ＴＳＭＣ）のCoWoS（Chip on Wafer on Substrate）技術の採用を決定していたとされるアップル、米半導体大手アルテラ、ザイリンクスは、同技術の良品率が向上せず、コストパフォーマンスが期待されたレベルに達していないことから採用を中止、パッケージ・オン・パッケージ（ＰｏＰ）技術に変更したもようだ。これに伴い封止・検査の発注先も日月光半導体（ＡＳＥ）、矽品精密工業（ＳＰＩＬ）、米アムコー・テクノロジーに切り替わるとみられている。
情報筋によると、アップルなど３社は最新チップでＴＳＭＣの20ナノメートル製造プロセス導入を決めたものの、数カ月間にわたり封止・検査テストを実施した結果、生産コストが減るどころか増加することが明らかとなったため、不採用を決めたという。
観測によるとアップルは主力チップメーカーをＴＳＭＣに移行する上で後工程の生産体制を整備するため昨年第４四半期、ＡＳＥに「Ａ６」プロセッサーの封止・検査を委託したとされる。さらに「Ａ７」プロセッサーでCoWoS技術の不採用が決まったとすれば、ＡＳＥやＳＰＩＬへの依存度が高まることになる。
