理化学研究所（理研）と富士通が「京」に続く次世代スーパーコンピューターとして共同開発する製品の中央処理装置（ＣＰＵ）について、製造プロセスの回路線幅は従来計画していた10ナノメートルではなく７ナノに変更することが明らかとなった。またＣＰＵアーキテクチャもサン・マイクロシステムズのSPARCからＡＲＭのものに変更。変更された設計を基に台湾積体電路製造（ＴＳＭＣ）が同社の先進７ナノ技術で量産する。22日付工商時報が報じた。
日本を代表するスパコン「京」は2011年に世界最速のコンピューターとなったが、今年６月に発表されたランキングでは、１位が中国の「神威太湖之光」、２位も同国の「天河二号」、３～４位は米国製が入り、「京」は５位に後退した。
こうした中、理研と富士通は「京」に続く次世代スパコンの開発を決定。当初は10ナノプロセスを採用する計画だったが、チップ設計を手掛ける富士通がこのほど、７ナノへの変更を決めたとされ、17年に本格的な設計に入り、20年に量産を開始する見通しだ。台湾積体電路製造（ＴＳＭＣ）にとっては初の高性能コンピューティング（ＨＰＣ）向け７ナノチップの大口受注となる。
